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Design and simulation of a RISC-V dual-core lockstep for fault tolerant systems

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metadataTrad.dc.contributor.author Viana, Rafael de Figueredo;
metadataTrad.dc.contributor.authorLattes http://lattes.cnpq.br/4562900657318165;
metadataTrad.dc.contributor.advisor Silva, Márcio Rosa da;
metadataTrad.dc.contributor.advisorLattes http://lattes.cnpq.br/2777915645832000;
metadataTrad.dc.contributor.advisor-co1 Barbosa, Jorge Luis Victória;
metadataTrad.dc.contributor.advisor-co1Lattes http://lattes.cnpq.br/6754464380129137;
metadataTrad.dc.publisher Universidade do Vale do Rio dos Sinos;
metadataTrad.dc.publisher.initials Unisinos;
metadataTrad.dc.publisher.country Brasil;
metadataTrad.dc.publisher.department Escola Politécnica;
metadataTrad.dc.language en;
metadataTrad.dc.title Design and simulation of a RISC-V dual-core lockstep for fault tolerant systems;
metadataTrad.dc.description.resumo Processadores embarcados são utilizados cada vez mais na indústria e em aplicações civis, como em dispositivos de aplicações críticas em segurança. O parâmetro crítico dos processadores, anteriormente performance, foi substituído pela necessidade da garantia de confiabilidade do sistema. Esta mudança de paradigma acarreta na utilização de técnicas para desenvolvimento de dispositivos tolerantes a falhas. Aplicações aeroespaciais e, mais recentemente, automotivas, são mais suscetíveis a falhas causadas pela incidência de radiação nos circuitos integrados que compõem os sistemas, devido à redução do tamanho do transistor e aumento da complexidade dos dispositivos. Neste contexto, o uso de FPGA (do inglês Field Programmable Gate Array) é atraente à indústria para implementação de sistemas seguros, devido a versatilidade e customização de designs nos dispositivos. Porém FPGA resistentes à radiação possuem alto custo de aquisição, além de serem desenvolvidas com tecnologia de circuitos integrados atrasada em relação a FPGA COTS (Commercial Off The Shelf). A fim de aumentar a confiabilidade e segurança de sistemas implementados em FPGA COTS, este trabalho implementa uma arquitetura de Lockstep dual core (do termo inglês Dual Core Lockstep - DCLS) para processadores de arquitetura open-source RISC-V, utilizando o core RI5CY. Acreditamos que este é o primeiro trabalho que implementa uma arquitetura DCLS com CPUs RISC-V, executa uma rotina de injeção de falhas via software e avalia o overhead em software e hardware. Um framework de injeção de falha é proposto e implementado utilizando uma ferramenta aberta de simulação. O sistema é implementado em FPGA e o overhead em hardware do sistema é pequeno, chegando a 5.18% de utilização de área comparado com a área utilizada por um único core. O sistema alcança uma redução de frequência de clock de 18,5%, ao ser implementado em uma Kintex KC705. Os resultados da injeção de falhas indicam que o sistema é eficaz na detecção de falhas nas saídas de cores, onde todos os erros visíveis foram detectados. Os testes de injeção de falha mostram a discrepância entre a injeção de falha transitória e permanente no Design Under Test - DUT devido a diferença de erros visíveis.;
metadataTrad.dc.description.abstract Embedded processors are increasingly being used in every industry and consumer segment, including critical-safety applications. The critical parameter of the processors, previously performance, was replaced by the need to guarantee the reliability of the system. This paradigm shift leads to the use of techniques for the development of fault-tolerant devices. Aerospace and, more recently, automotive applications are more susceptible to failures caused by the incidence of radiation in the integrated circuits that make up the systems, due to the reduction in the size of the transistor and the increase in the complexity of the devices. In this context, the use of FPGA (Field Programmable Gate Array) is attractive to the industry for implementing secure systems, due to the versatility and customization of designs on the devices. However, radiation-resistant FPGA has a high acquisition cost, in addition to being developed with legacy integrated circuit technology if compared with FPGA COTS (Commercial Off the Shelf). To increase the reliability and security of systems implemented in FPGA COTS, this work implements a dual-core Lockstep (DCLS) system for open-source processors architecture RISC-V, using the RI5CY core. We believe that this is the first work that implements a DCLS architecture with RISC-V cores, performs a fault injection routine via software, and evaluates its hardware and software overhead. A fault injection framework is proposed and implemented using an open-source simulation tool. The system is implemented in FPGA and the hardware overhead is small, reaching just over 5.18% compared to a single RI5CY core. The maximum clock frequency reduction achieved by the system implemented in a Xilinx Kintex KC705 reached 18.5%. Fault injection results indicate that the system is effective in detecting faults at the outputs of colors, where all visible errors were detected. Fault injection tests shows the discrepancy between transient and permanent fault injection in the Design Under Test due to the difference between visible errors.;
metadataTrad.dc.subject Lockstep; Fault tolerance; Fault injection; RISC-V; Dual-core; Embedded processors; FPGA; Tolerância a falhas; Injeção de falhas; Processadores embarcados;
metadataTrad.dc.subject.cnpq ACCNPQ::Engenharias::Engenharia Elétrica;
metadataTrad.dc.type Dissertação;
metadataTrad.dc.date.issued 2020-07-31;
metadataTrad.dc.description.sponsorship Nenhuma;
metadataTrad.dc.rights openAccess;
metadataTrad.dc.identifier.uri http://www.repositorio.jesuita.org.br/handle/UNISINOS/9456;
metadataTrad.dc.publisher.program Programa de Pós-Graduação em Engenharia Elétrica;


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