Avaliação numérica do empenamento durante a fabricação de semicondutores encapsulados pela tecnologia POP

Avaliação numérica do empenamento durante a fabricação de semicondutores encapsulados pela tecnologia POP

Colling, Fabiano Alex

URI: http://www.repositorio.jesuita.org.br/handle/UNISINOS/3620

Fecha: 2014-11-27

xmlui.dri2xhtml.METS-1.0.item-contributorAdvisor: Moraes, Carlos Alberto Mendes

Resumen:

O desenvolvimento de novas tecnologias de encapsulamento de semicondutores tem diminuído o tamanho das trilhas das placas de circuito impresso em busca da miniaturização. Esta diminuição está chegando ao limite possível de ser construído pelo fato de apresentar problemas, como aumento da resistência, ou por ruptura por eletromigração, além do aumento do custo para o controle de partículas nas salas limpas de fabricação. O Encapsulamento sobre Encapsulamento (Package on Package - PoP) surge como uma proposta de encapsulamento com empilhamento de chips finos para reduzir a ocupação do chip na placa. A diferença de propriedades térmicas e mecânicas dos diferentes materiais que compõem o chip encapsulado pode resultar no empenamento do componente. Neste trabalho, foi simulado o comportamento termomecânico de um dispositivo eletrônico encapsulado pela tecnologia Package on Package. Foi avaliado, do ponto de vista térmico e mecânico, quais são os fatores geradores do empenamento de semicondutores encapsulados com a tecnologia PoP recorrente no processo de moldagem. As condições e parâmetros de processo de fabricação foram estudados durante a fabricação de um protótipo de chip de 40 µm de espessura e moldado com um composto de epóxi do tipo 2 (Epoxy Molding Compound - EMC) realizado no Laboratório de Materiais do Departamento de Ciências dos Materiais e Engenharia da universidade Hongik da Coreia do Sul, parceira no projeto de pesquisa. Através das medições do empenamento, por interferometria de Moiré, realizadas no laboratório de testes da empresa Sul Coreana Hana Micron, foi possível construir correlações com a simulação computacional deste componente. Os resultados desta comparação foram utilizados como base para a validação da simulação e ajustes de dados de entrada utilizados em outras três espessuras diferentes de chip de silício (70, 100 e 200 µm) e dois tipos diferentes de EMC (EMC1 e EMC2). As condições e parâmetros de processo de fabricação, a influência no empenamento das diferentes espessuras e tipos de EMC dos componentes simulados foram avaliados. As simulações realizadas com variação no EMC em componentes com chip de 40 µm mostraram que o EMC do tipo 1 apresenta uma redução de 42,39% no empenamento na parte superior do componente (Top) maior em relação ao EMC do tipo 2. No Top, o substrato com chip de 100 µm, o empenamento foi reduzido em 36,62% e no de 200 µm a redução foi de 3,29%. Os resultados mostram a importância da simulação para prever a tendência do empenamento, quando existe a necessidade de muitas variações de parâmetros de processo de fabricação.

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